在新建工程，输入RTL代码后，下面进行的是代码的语法检查，综合，功能仿真的工作。
工具/原料
电脑，Xilinx ISE工具
方法/步骤
1
代码撰写完之后，进行检查语法错误，双击Check Syntax
2
双击 Synthesis–XTS,进行综合，得到资源使用，频率等分析结果。
3
添加Testbench准备进行动态仿真。在你的.v文件上右击->New Source，新建testbench
4
1.先点中Simulator选项2.在New Source中的选项卡点击之后的对话框中，选择Verlog Test Fixture（这时候不是verilog model了）,并输入测试的文件名
5
双击behavior CheckSyntax 进行语法错误的检查（针对Testbench）
6
双击simulate Behavior Model,开始仿真的过程
7
得到仿真结果。
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