为什么波形一直是平的呢？

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cadence

对单个MOS管做DC分析时，出现了下图的情况：

要也就是说当输出电流仅仅与VGS有关，而与VDS无关呢？但是我们知道MOS管是个电压控制器件，分别受垂直方向的VGS和水平放行的VDS控制，为什么图示与VDS无关呢？

仔细检查方知把VDS设置成立1.8V，在此时，NMOS已经处于饱和区，当然和VDS无关了（忽略Early效应的话）。

上述设置的方法不是唯一的，也可以直接在逻辑图上设置，更清晰更直观。

下图是当M0漏端电压从1V到1.5V之间变化时的输出波形，这个时候可以近似认为M0漏端电流与参考电流成比例

所以把VDS的变化设置成从0到1.8V变化时，就出现了下面的正确的结果。

当VDS变化时，漏端的电流是会随VDS变化，这是随场强变化的结果。