人们的生活几乎离不开电子产品，而电子产品也同样离不开芯片，芯片设计（例如ASIC）成为当前比较热门，也是以后比较热门的行业。芯片设计的整个过程是十分复杂而繁琐（包括前端设计，后端设计，每个过程又包括好多的步奏）的，不仅耗费人力，也同样耗费财力，还好在这不平坦的路上总会有些EDA工具可以辅助开发，本节介绍芯片设计环节中DC综合要注意的一些问题。本节的图片均来自本人的亲自截取。
方法/步骤
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设置时钟CLK约束时尽量约束的紧一些，一般会约束紧20%，例如要跑100MHZ，可以约束为120MHZ，不要忘了加入uncertainty等参数，注意跨时钟域的问题，注意不同时钟的问题。
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设置input_delay（输入延时）和output_delay（输出延时）的时候要根据实际的情况而定，例如参考相关的使用手册，如果没有手册可以参考，可以设置为周期的一半，这是个经验值，也有设置为30%-70%的。
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注意观察综合后的文件，如果set_up （建立时间）time的slack（余量）为负值的话可能需要修改代码，具体的是找到关键路劲，然后插入DFF（触发器）或者利用register_balancing（寄存器平衡的方式，工具自动调整触发器的位置）的方式。
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注意设置flase——path（错误路径，实际电路工作时不可能发生的路径或者不想综合的路径），这个主要发生在你约束不想让工具综合的路径，或者跨时钟域的路径。
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注意综合时工艺库的选择，要选择合适的工艺库，不然综合的结果可能达不到要求，必须回去重新修改代码，这样的代价比较大，或者ECO，但是难度比较大。
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