Verilog HDL常量参数parameter的使用方法

我们使用Xilinx来编写Verilog模块。如图，新建项目，在项目上右键，新建源文件，选择Verilog Module。

首先，在Module中使用input和output关键字定义一个1位的输入和4位输出。

接着，我们来看parameter定义常量的5个例子。第一行定义一个整型4,第二行定义一个浮点型的-3.14,第三行定义了4位二进制数0110（位数 ' 进制 数据）第四行通过之前定义过的两个常量来运算得出（发生了类型转换）第五行写成字符串'ab'的形式。

首先我们看（二进制位数 ' 进制 数据）的定义方法。下面这两种是等价的。两个都是二进制4位，看成数字的话是十进制3，二进制11.

接着我们看实数的定义。我们可以使用小数，也可以使用科学计数法的符号e,下面两个在数值大小上相同，但类型不同。

接着我们看字符串。字符串和数串都是二进制数据的表示方法，下面两种表述等价。

parameter常量的使用，就是一种常量直接替换使用即可。如下两种写法等价。