在硬件设计过程中,我们经常会遇到SDRAM和DDR设计,原理图上基本按照硬件设计要求进行放置电容电阻就可以了,但是,在进行PCB布线时,还要综合考虑线路阻抗对信号的影响,这时候我们就需要对SDRAM布线规则了解。
工具/原料
PCB布线工具软件 Altium Designer
方法/步骤
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在进行SDRAM和DDR等高速信号线布线时,我们首先要考虑的是“等长”原则,“等长”深层次的目的是建立保持时间,保证同频同相,采样正确!要定量分析线长,必须按照时钟模型计算公式。在这里只要知道SDRAM是公共时钟同步,DDR是源同步就行。
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SDRAM的线都要加匹配,分为始端匹配和终端匹配,一般情况下,在始端匹配串接22R/33R的电阻即可,终端匹配分为AC匹配和DC匹配,阻容可以对噪点抑制。
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1.SDRAM时钟信号:时钟频率较高,为避免输出线效应,按照工作频率到达或者超过75MHz时布线长度在1000mil以内的原则,为避免与相邻信号产生串扰,走线长度不超过1000mil,线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,精确匹配差分对走线,误差允许在20mil以内;2.地址、片选以及其他控制信号:线宽5mil,内部间距10mil,外部间距12mil,尽量走成莲花拓扑,可以有效控制高次谐波干扰,可以比时钟线长,但是不能短;3.SDRAM数据线:线宽5mil, 内部间距5mil,外部间距8mil,尽量在同一布线层,数据线与时钟线的线长差控制在50mil内;4.在重要的信号线上一般串接33欧姆的电阻,消除干扰。
注意事项
在硬件布线时要注意等长布线。
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